XC7Z100-2FFG900I - एकीकृत सर्किट, एम्बेडेड, सिस्टम अन चिप (SoC)
उत्पादन विशेषताहरू
| TYPE | DESCRIPTION |
| श्रेणी | एकीकृत सर्किट (ICs) |
| Mfr | AMD |
| शृङ्खला | Zynq®-7000 |
| प्याकेज | ट्रे |
| उत्पादन स्थिति | सक्रिय |
| वास्तुकला | MCU, FPGA |
| कोर प्रोसेसर | CoreSight™ संग डुअल ARM® Cortex®-A9 MPCore™ |
| फ्ल्यास आकार | - |
| RAM आकार | 256KB |
| परिधि | DMA |
| जडान | CANbus, EBI/EMI, इथरनेट, I²C, MMC/SD/SDIO, SPI, UART/USART, USB OTG |
| गति | 800MHz |
| प्राथमिक विशेषताहरू | Kintex™-7 FPGA, 444K तर्क कक्षहरू |
| सञ्चालन तापमान | -40°C ~ 100°C (TJ) |
| प्याकेज / केस | 900-BBGA, FCBGA |
| आपूर्तिकर्ता उपकरण प्याकेज | 900-FCBGA (31x31) |
| I/O को संख्या | २१२ |
| आधार उत्पादन नम्बर | XC7Z100 |
कागजात र मिडिया
| स्रोत प्रकार | LINK |
| डाटाशीटहरू | XC7Z030,35,45,100 डाटाशीट |
| उत्पादन प्रशिक्षण मोड्युल | TI पावर म्यानेजमेन्ट सोलुसनको साथ पावरिङ सिरिज 7 Xilinx FPGAs |
| वातावरणीय जानकारी | Xiliinx RoHS प्रमाणपत्र |
| विशेष उत्पादन | सबै प्रोग्रामेबल Zynq®-7000 SoC |
| PCN डिजाइन/विशिष्टता | बहु देव सामग्री Chg 16/Dec/2019 |
| PCN प्याकेजिङ | बहु यन्त्रहरू 26/Jun/2017 |
पर्यावरण र निर्यात वर्गीकरण
| ATTRIBUTE | DESCRIPTION |
| RoHS स्थिति | ROHS3 अनुरूप |
| नमी संवेदनशीलता स्तर (MSL) | ४ (७२ घण्टा) |
| RECH स्थिति | अप्रभावित पहुँच |
| ECCN | 3A991D |
| HTSUS | 8542.39.0001 |
SoC
आधारभूत SoC वास्तुकला
एक विशिष्ट प्रणाली-अन-चिप वास्तुकलामा निम्न घटकहरू हुन्छन्:
- कम्तिमा एक माइक्रोकन्ट्रोलर (MCU) वा माइक्रोप्रोसेसर (MPU) वा डिजिटल सिग्नल प्रोसेसर (DSP), तर त्यहाँ धेरै प्रोसेसर कोर हुन सक्छ।
- मेमोरी एक वा बढी RAM, ROM, EEPROM र फ्ल्यास मेमोरी हुन सक्छ।
- समय पल्स संकेतहरू प्रदान गर्नका लागि ओसिलेटर र चरण-लक गरिएको लूप सर्किटरी।
- काउन्टरहरू र टाइमरहरू, पावर सप्लाई सर्किटहरू समावेश गर्ने परिधीयहरू।
- USB, FireWire, इथरनेट, युनिभर्सल एसिन्क्रोनस ट्रान्सीभर र सीरियल परिधीय इन्टरफेसहरू, आदि जस्ता जडानका विभिन्न स्तरहरूका लागि इन्टरफेसहरू।
- डिजिटल र एनालग संकेतहरू बीच रूपान्तरणको लागि ADC/DAC।
- भोल्टेज नियमन सर्किट र भोल्टेज नियामकहरू।
SoCs को सीमाहरू
हाल, SoC संचार आर्किटेक्चरको डिजाइन अपेक्षाकृत परिपक्व छ।धेरैजसो चिप कम्पनीहरूले आफ्नो चिप निर्माणको लागि SoC आर्किटेक्चरहरू प्रयोग गर्छन्।यद्यपि, व्यावसायिक अनुप्रयोगहरूले निर्देशन सह-अस्तित्व र भविष्यवाणीको पछि लाग्न जारी राख्दा, चिपमा एकीकृत कोरहरूको संख्या बढ्दै जानेछ र बस-आधारित SoC आर्किटेक्चरहरू कम्प्युटिङको बढ्दो मागहरू पूरा गर्न झन् गाह्रो हुनेछ।यसका मुख्य अभिव्यक्ती हुन्
1. कमजोर स्केलेबिलिटी।soC प्रणाली डिजाइन प्रणाली आवश्यकता विश्लेषणको साथ सुरु हुन्छ, जसले हार्डवेयर प्रणालीमा मोड्युलहरू पहिचान गर्दछ।प्रणालीलाई सही रूपमा काम गर्नको लागि, चिपमा SoC मा प्रत्येक भौतिक मोड्युलको स्थिति अपेक्षाकृत निश्चित छ।एक पटक भौतिक डिजाइन पूरा भएपछि, परिमार्जनहरू गर्नुपर्दछ, जुन प्रभावकारी रूपमा पुन: डिजाइन प्रक्रिया हुन सक्छ।अर्कोतर्फ, बस आर्किटेक्चरमा आधारित SoCs प्रोसेसर कोरहरूको संख्यामा सीमित छन् जुन तिनीहरूमा विस्तार गर्न सकिन्छ बस वास्तुकलाको अन्तर्निहित मध्यस्थता सञ्चार संयन्त्रको कारणले, अर्थात् प्रोसेसर कोरको एक जोडीले एकै समयमा सञ्चार गर्न सक्छ।
2. एक विशेष संयन्त्रमा आधारित बस वास्तुकलाको साथ, SoC मा प्रत्येक कार्यात्मक मोड्युलले बसको नियन्त्रण प्राप्त गरेपछि मात्र प्रणालीमा अन्य मोड्युलहरूसँग सञ्चार गर्न सक्छ।समग्रमा, जब मोड्युलले सञ्चारको लागि बस मध्यस्थता अधिकारहरू प्राप्त गर्दछ, प्रणालीमा रहेका अन्य मोड्युलहरूले बस खाली नभएसम्म पर्खनुपर्छ।
3. एकल घडी सिङ्क्रोनाइजेसन समस्या।बस संरचनालाई विश्वव्यापी सिङ्क्रोनाइजेसन चाहिन्छ, यद्यपि, प्रक्रिया सुविधा आकार सानो र सानो हुँदै जाँदा, सञ्चालन आवृत्ति द्रुत रूपमा बढ्छ, 10GHz पछि पुग्छ, जडान ढिलाइको कारणले गर्दा प्रभाव यति गम्भीर हुनेछ कि यो ग्लोबल घडी रूख डिजाइन गर्न असम्भव छ। , र ठूलो घडी नेटवर्कको कारण, यसको पावर खपतले चिपको कुल पावर खपतको अधिकांश भाग ओगटेको छ।
